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タイトル* Evolve Power Amplifiers * Links

MOS-FET 2SJ49/2SK134 4パラレル
インバｰテッド･ダーリントン接続
NON-NFB ステレオパワｰアンプ

はじめに

本格的にアンプを作り始めてからは,性能を高めながらも部品を減らし回路を単純にすることに傾注してきたように思います .
性能を高める目的で回路を複雑にするのは,設計者の盲目的行為ではないかと自戒するからです.

テクノロジーの発達はオーディオ信号の行程を増やすばかりですが, はたして回路を複雑にしてまでの付加機能や特殊な動作が音を良くすることに役立つのだろうか,自問自答の結果を尊重したいものです.
何ら本質的な進歩のない思想のままで複雑なシステムや物量をもって体裁を整えただけの代物など私の趣味ではありません.

部品の素性や回路の動作目的など深く根源的な次元まで立ち返り,総てを丹念に見直すことで何を成すべきかが解って,単に革新とか奇抜とかで終らない普遍的な方式が生まれてくるはずと確信するのです.

原点で模索し,可能性の見えた方向に試す.
先が読めたら再び原点に戻る.
そのためにほとんどを実験レベルに終始する中で,本機は稀に使える域にまで達した作品です.

無帰還方式

本機が無帰還である理由は,NFBによる問題を回避するため,単にオーバーオールのNFBをかけないものとは違います.

オｰバｰオｰルの NFBを掛けたアンプも裸特性を良くし,それ相応にNFB量を減らせば音質が向上します.
この流儀で進むと完全な裸特性を実現し,最良の音質の無帰還アンプに到達するでしょう.
要は完全な裸特性の追求です.

この目的のため,裸特性をより明確に実感できるよう無帰還にしているというのも理由の1つですが,NFBを不用とするくらいの裸特性が得られたのが大きな理由であり,さらには理屈や音がどうこう以前に, 何でも余計なことをやらない方が生理的に自然で本物と感じるからです.

低出カインピーダンス化

無帰還のパワーアンプでは特に,出力インピーダンスが高いため,スピーカーのドライブ能力が不足します.
このため出力素子を多数並列接続する手法が定石ですが,音質はいただけないし,小出力パワーアンプには向きません.

私は以前にバイポーラTrのエミッター出力抵抗の低さに注目して,出力Trのエミッター直列抵抗を取り除き,十分に低い出カインビーダンスを得ることのできた,無帰還A級15Wアンプを『無線と実験』'83年8月号に発表しています（参照).

今回は出力素子をMOS一FETに替えて,FETが電圧入力素子であることに注目し,インバーテッド・ダーリントン接続を採用して,低出力インピーダンスを実現しました.

FETインバーテッド・ダーリントン接続

FETのインバーテッド・ダーリントン接続では,トータルの gm をドライブ段の負荷インピーダンス ZD で自由に増やすことができます(図1).

ソースフォロワ回路の出力インピーダンスは gm の逆数ですから, gm を高くすることで出力インピーダンスが下ります.

しかしながら,パワーFETはCisが大きいために, RD をいくら高くしても,高域の特性改善には限界があります.
Cis を強力にドライブする回路の追加,あるいはカスコード接続で高域特性の改善に対処できますが, 全体が複雑になり,超高周波発振などのトラブルを招き易くなります.

本機はシンプルにするため, RD を100Ω程度として,満足できる出力インピーダンスと高域特性を得ることができました.

本機の構成

本機の構成は図2に示す通り,電圧ゲインを得るための電圧増幅回路と,インバーテッドダーリントンによる電圧ゲイン1の電流増幅回路, それらに電力供給する電源回路に大別できます.

本機の回路

全回路図を図3に示します.

電流増幅回路

電流増幅回路の電源電圧は,電源トランスに金田式アンプから取り外したタムラPR-7107Sを利用したため, ±60Vとなっています.

出力段のMOS-FETは日立の2SJ49,2SK134を採用しました,
2SJ49/2SK134のケースがソース電極となっていますから,インバーテッド・ダーリントンの場合ソースを電源に接続するため,放熱器とのストレー容量に影響されないので好都合です.

最大ドレイン損失が 100Wの2SJ49/2SK134を,放熱器フレックスTF1310A-2に取付けて自然空冷で使うためには,ドレイン損失を20W以下に押さえる必要があるので,1素子当りのアイドリング電流を0.3A程度としました.

インバーテッド・ダーリントン接続は,出力段FETのgmが高いほどドライブ段FETの負担を軽くなり,歪みが飛躍的に減少します.
そのため本機は出力段FETを4本並列接続としました.

ドライブ段FETには2SJ78/2SK215を採用しました.
Pch素子とNch素子では特性差があり,正負のゲインアンバランスは2次歪みとなりますが,これはドライブ段負荷抵抗を調整することでかなり補正できます.

2SJ49/2SK134のアイドリング電流は,温度上昇と共に減少するため熱暴走はしないので,バイアス回路を単純にできます.
バイアス電圧がダイオードの順方向電圧程度であるため,適当な電圧のダイオードを探したところ,2SC1815(GR)のダイオード接続が丁度よかったのでそれを用いました.

出力段のアイドリンク電流Iaの調節は,VGSの異なる幾つかの2SJ78/2SK215を用意しておいて,中からIa =1.1A となる物を選別して用いました.

最大出カPoは, Po =VDD²÷ (2RL) で計算できます.
電源電圧からFETの飽和電圧VDS(ON)を差し引いた有効電源電圧VDDが50Vの場合,負荷抵抗RLが8Ωでは, Po = 50²÷(2×8)≒150Wとなります.

ところで理論上ではFETのVGS -ID 特性は2乗カーブであるため Iaの4倍のIDまでカットオフすることなく, プッシュプル合成伝達特性は直線でA級動作をします.
そうであるならばA級動作範囲の出力は
Poa = 8 RL Ia² = 8×8×1.1²≒77W となります.

パワーMOS-EETを並列接続する場合や,ゲート側の配線が長くなる場合には,必ずゲート端子へ直列に1kΩくらいの発振防止抵抗を入れる必要があります.
また,それぞれの出力段FETのソースとアース間に良質のコンデンサーを入れて,超高周波のバイパスをすることも,発振防止に効果があります.

容量負荷安定性を高めるために,アンプの出力側にC,R,Lを入れる例が多くありますが,本機は電流増幅回路の入力側にC,Rを入れて同じ効果を得ています.

回路図中の*印のCは,電圧増幅回路Trのコレクター電極とそれに取りつけた接地している放熱板との間のストレ一容量の成分で,安定を保つ上での条件の一つですから,放熱板をアースから浮かした場合は同値のCを接続しないと安定動作しません.
安定条件の調整は後で述べます.

電圧増幅回路の基本回路

電圧増幅回路の基本回路を図4に示します.

この基本回路は,これまでに製作したアンプで実績があり,現在まで大きな変化をしていません.
他の回路も比較検討に試してみるのですが,その度に底知れぬ潜在能力の高さを再認識しています.

この回路のゲインはRS, RD, RE, RC の定数で決まり,その定め方で以下のように回路の性格が変化します.

RS を増しRD を減らして 1段目ゲインを下げ2段目ゲインを高くすると,元来歪みの大きいFETの増幅の分担が減るため,全体の歪みが減りますが,1段目のドリフトやノイズが2段目で拡大される割合も増えます.

RD を増しRE を滅らすと,FET の動作電流幅が滅って歪みが減りますが,RE による電流帰還量が減るため2段目Trによるドリフトが増えます.

RD とRC を減らすと高域特性が良くなりますが,素子の動作電流幅が広がり歪みが増えます.

RS とRE を増すと回路の定電流性が高まり電源変動に強くなりますが,それだけではゲインが低下してしまいます.

RS とRC の比を変えずに両方を増すと,動作電流幅が狭くなり極めて低歪みになりますが,やり過ぎると音がやせ細りかすんできます.

これらの性格を的確に把握して対処することで,必然性のある回路設計ができます。

本機の電圧増幅回路

基本回路の1段目にカスコード回路を,2段目にカスコードブートスラップ回路を追加して,回路の定電流性を高め電源変動に強くしました.

1段目は入力信号を2段目に受け渡すバッファ一アンプととらえて,1段目のゲインを低くしてFETの歪みを減らしました.

すべての抵抗を低めに設定して大電流動作させ,低歪みよりは高域特性を優先しました.
負荷抵抗を低くすることで,素子の内部抗低との比率で電源ノイズリジェクションを高めました.

1段目FETの選択は重要で, gmの高い素子ほど低歪みですが,そういう素子ほどCis が大きいため,高域特性は入力側機器の出力インピーダンスの影響を受けるようになります.
本機は入力側機器の出力インピーダンスが十分に低いことを前提に, 2SJ72,2SK147を採用しました.
ランクはBLです.
このFETのペア選別は実際の回路で付け替えて,歪み,DCオフセット,ドリフトが最小となるようにしました.

2段目TrはCobが小さくhfeの大きいことも大事ですが,動作電流範囲でVBE-IC特性の直線牲の良いことの方が重要なので 2SA1190,2SC2855を採用しました.
カスコードTrも同様ですが,Pcに余裕のある2SA1248,2SC3116を選びました.
なおカスコードTrの1段目は0.7W,2段目は1.4Wの発熱があり放熱板が必要です.
また,カスコードTrのべ一ス側インピーダンスが低いと発振するために,定電流源と抵抗でバイアス回路を構成しました.

定電流源で1段目はCRDのみを使いましたが, 2段目の定電流源は定電流牲が悪いと電源ノイズを回路内へ引き込むため,FETとCRDをカスコード接続した上にTrをカスコード接続しました.
このFETには2SK30(GR)のVDSが85V以上ある物を選別して使いました.
CRDはE152で, 1段目の2本は電流値の等しい物を選別して使います.

FETは同じランクでもNchに比べPchの方がgmが少し高いので, それを補正するため2SJ72のソース側へ調整抵抗を入れて2次歪みを最小にしました.

DCオフセットの調節は,オフセット電圧に応じて正負いずれかの1段目負荷抵抗1kΩと直列に調整抵抗を入れます.
なお,電圧増幅回路の調整抵抗の値が大きいと3次歪みが増えるので,FETの選別で調整抵抗の値を小さくします.
このことから,FETの単価は安くても,より良い特性を得るために,選別に何倍もの数量を買い込まねばならず,結果的に使用される一本のFETが大変に高価なものとなります.

電源回路

電源回路は,電圧増幅部用と電流増幅部用ともに正負独立整流による4電源構成です.

アンプ回路が電源変動や電源ノイズに強くて,広い電源電圧範囲で安定に動作するために,安定化電源を必要としません.

電解コンデンサーは電圧増幅回路電源用に2200μFを,電流増幅回路電源用には10000μFを2本並列で使用しました.
整流ダイオードと電解コンデンサーの間の配線は強烈なリップル電流の流れる大電流回路であるため,配線のやり方や配線抵抗のバランスが悪いと電源ノイズが増加します.
本機は図5のように配線して,配線の長さを物差しでキッチリそろえてあります.

トロイダルトランスはレギュレーションの良い分,電源ON時のラッシュ・カレントが物凄いため,電源スイッチの接点がしっかりした物でないと持ちません.
本機には15A 2回路のスイッチを用いて,スイッチの接点を並列接続して使っています.

本機を保護する唯一のものとして,電源トランスの1次側に10Aのヒューズを入れてあります.

使用部品

特別な部品は何もなく,ほとんどのバーツは通販で入手しました.
抵抗の1Wは酸金を,他は炭素と金皮を取り混ぜて使っていますが特に指定すべき意味を感じません.
0.22μFは配線しやすいチューブラｰ型で形状が小さく熱に強いポリカｰボネｰト・タイプのERO1860シリーズを採用し, 200pFは双信SE,電解はエルナーセラファインです.

Trはコンブリペアで購入したまま使えますが,FETのコンプリペアは余分に購入して,自分でより完全なペアに選別しなおしました.

基板は部品の付けはずしが何度もできることと,半田付け箇所が少なく済むように,ジャノメプリント基板を直径2mmの単なる穴あき基板に改造して使用しています.

基板の部品配置は部品形状と配線の織り成す必然の芸術です.

ケースは鈴蘭堂SR-3Ⅱですが, 付属のシャシーは使わず,アルミアングルを横に渡して,その上に放熱器を載せました.
このため放熱器間が配線されたままで,片チャンネル分をブロックとして取りはずすことができます.
この機能は作りっばなしの場合無用でしょうが, 何度も改造を繰り返すには便利です.

ケースは通気性が悪く内部が非常に高温になるため,カバーは放熱器の上に当る部分の全面を,パンチング穴と同じピッチで,ドリルによる穴あけをしました.
しかしその加工でカバーがベコベコにゆがんでしまったため,縁をアルミアングルで矯正して, アサヒペンスエード調で塗装し直しました.
この塗料は厚みがあるため制振効果がありそうですが,更に鉛板とブチルゴムを内側に張りつけて,念入りに鳴きを押さえてあります.

底板も穴を大きく切り取り, アルミチャンネルで補強しました.

フロントパネルの表面は黒のビニールシートを貼りました.
これにはインスタント・レタリングの付きが良く,汚れやキズが目立ちにくいので実用的です.
飽きたら貼り替えて趣を変えることもできます.

本機の製作

パーツが集まったら実験的にバラックセットを組み,素子の組み合せと部品を決めます.
バラックセットで動作確認ができたら,ケース内へそのままの部品を移植します.
最低 2度同じ配線をしますが,配線はやり直すたびに洗練されます.

製作で注意する点は,動作の安定を確かめるまでは電源をいきなり入れないことです.
電圧を可変できる実験用電源やスライダックを使い,徐々に電圧を上げて行き,途中で発振しないかを,出力波形と電源電流で確認します.
電源立ち上りで,素子がカットオフからアクティブの状態に移行する時だけ発振する場合があり,これは電源 ON時のショックノイズの一因となります.

発振はよくあるトラブルで,原因は部品,回路,配線,測定系など多岐に渡りますが,ほとんどはアースラインが関係しているので,配線の引き回しやアースポイントを変えてみます.
時にはセオリーに反するやり方が功を奏する場合もあります.

本機はコンテスト応募にあたって, どのようなスピーカーやケーブルが使われても良いように,容量負荷安定性に気を使いました.
実はコンテストの応募前は電流増幅回路のドライブ段はカスコード回路としていました(図6).
私のスピーカーでは何ら問題ないのですが,容量負荷に対してカスコード回路は発振し易いので取りやめた次第です.

容量負荷安定性を高めるには,電流増幅回路の入力側に入れた200pFと 1.5kOのC,Rを調整します.
この調整はケースのカバーと底板を取りつけた状態での確認が必要です.
また容量負荷に使うコンデンサーは良質でないと発振しない場合があります.
Cを滅らすと0.47μF負荷で発振しますが,Cを増すと高域のf特が下ります.
Cは100PF以上なら安定圏ですから音質との兼ね含いで決めます.
Rが低いと電源電圧を高くした場合と,素子が冷えている場合に発振します.
Rを高くすると0.01μF負荷で発振します.

完成後の容量負荷での方形波出力波形を次に示します.

最終的な調整は無負荷で歪み波形を観測し,2SJ72ソース側の調整抵抗で歪みを最小にし,次いで出力に 8Ωの負荷を接続し,2SK215ドレイン側の調整抵抗で歪みを最小にします.
最後に電圧増幅回路1段目の 2SA1248コレクター側調整抵抗で出力のDCオフセット電圧を0Vにします.

保護回路について

本機を保護する物は電源ヒューズ 1個だけでシンプル過ぎの感もありますが,MOS-FETは大電流に強く,実験中に何度か出力をショートしましたが電源ヒューズが飛ぶだけで素子などに異状はありませんでした.

DCドリフトは2SJ72,2SK147, 2SA1190,2SC2855をそれぞれ熱結合しているため±50mV以内です.

DCアンプですから入力ソースにDC漏れがないよう注意します.

ミューティング回路については, 電源ON-OFF時のショックノイズがビーク値で±0.5V以下ですから必要を感じません.
ショックノイズのオッシロ波形を図7に示します.

本機の特性

本機の歪率特性を図8に,周波数特性を図9に示します.

終わりに

本機は今回のコンテストで期待どおり上位に入りましたが,MOS-F ETの使用には私なりにまだ2つの課題を残しています.
1つは温度によるドレイン電流の変化が大きく,気温が10℃以下では電源ON直後に定常時の2倍近く流れるため安定化したいと考えます.
もう1つは発振防止用ゲート直列抵抗で,バイポーラTrのエミッタ一直列抵抗同様に旧態依然とした回路では宿命的存在ですが,取り除けば音が良くなることは請け合いです.
シングルプッシュプルで低い電源電圧の使用ならゲート直列抵抗なしが可能であり,すでに本機以前に製作して確認済みです.
しかし本機のような並列接続による使用では,各素子ごとにドライブ回路を付けるなど複雑になるため,そこまでやるべきことなのか考えてしまいます.

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