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[ABC回路][エミッター･フォロワのROの実測][本機の回路](電流増幅段の高域限界)(発振対策)(ABC回路)(保護回路)(電圧増幅部電源)(電流増幅部電源)(アースライン)[使用部品][配線][本機の性能][おわりに]

エミッタ抵抗レス 無帰還

A級15W モノーラル パワーアンプ

パワーアンプでは熱暴走を防止するために,一般にパワーTrのエミッターと直列に0.5Ω位の抵抗REを入れますが, これを取り除くと無帰還でも十分に低い出力抵抗Roが実現でき,広い周波数帯域に渡って高いダンピング・ファクターD.Fでスピーカーを駆動することが可能になります.

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REを取り除いた場合,パワーTrとの熱結合による温度補償型バイアス回路では熱暴走の防止が不可能になるため, 独自で開発したABC回路(自動バイアス制御回路)によって、アイドリ ング電流IQの完璧な安定化を行いました.

ABC回路の動作を図1によって説明します.

[図1] ABC回路

zu1.gif (7252 バイト)

Q1によるバイアス回路のバイア ス電圧はフォト・カプラーPCにより制御します.

出力Tr Q2,Q3のIC検出抵抗RCに発生する電圧と,基準電圧VREF を,Q4～Q7の演算回路に入力して, 出力電流IOの成分を消去し,アイ ドリング電流IQの成分とVREF の差をVABCとして取り出します.

Q2のコレクター電流IC+=IQ+IO , Q3のコレクター電流IC-=IQ-IO と定め,演算部のゲインAとすると
VABC =A{(IC+・RC‐VREF )+(IC-・RC‐VREF )} =2A(IQ・RC-VREF ) となります.

C・Rの積分回路で応答速度を設定し,Q8でPCをドライブします.

VABCが一定となるようにABC 回路が作動するために,VREF を可変するとIQの調整が行えます.

この回路では,IQが増加した場合 VABCはマイナス方向に増加して,バイアス電圧が減少し,IQが安定化されます.

応答速度の上限はフォトカプラーの性能で制限され,汎用のフォトカプラーでは30kHz止りです.
そのために,C・Rの積分回路のCを小さくしてしてオーディオ帯域内でリアルタイムに ABC回路を動作させると,頭打ち形の第3高調波歪みが増えるので,C・Rの特定数を大きくして応答速度を10Hz以下としました.

Rcの値はQ2,Q3のコレクターと電源間の配線コードの抵抗( 5mΩ)程の低さでも熱暴走は起こりませんが,演算部のTrの温度ドリフトが影響してIQの変動が大きくなります.

この回路は動作原理上,A級PP回路に適します.

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定電圧ドライブによるエミッター ･フォロワ回路の出力低抗ROは,図2の回路でVBE-IE 特性を測定して,
RO =ΔVBE/ΔIE により求めることができます.

[図2] VBE-IE 特性測定回路(1)

zu2.gif (2324 バイト)

実測したVBE-IE 特性を図3に示します.

[図3] VBE-IE 特性(1)
VCE =5V 一定 VCE = -5V 一定
zu3.gif (8273 バイト)

気温により測定値は変動しますが,相対的なカーブの傾向は同じです.

IE =1A付近でROの値を求めると,
2SD388が0.067Ω,
2SD388Aが0.1Ω,
2SB600の旧タイプが0.06Ω,
2SB600の新タイプは0.1Ω,
2SB753と2SD843は0.03Ω位と,
素子によってずいぶんと差があることが理解できると思います.

Roが,小電流域から低く,大電流域まで減少傾向にあるTrを使い, IEがフルスイングしてもVBE-IE特性の湾曲度の大きな部分に掛らないように,IQを0.2～0.5A以上多目に流すA級動作とすることで,ROを低減でき,またIEに対する ROの変化量を少なくすることができます.

図2の回路はVCEを一定としてますが,負荷抵抗RLよる電圧降下でVCEが変化する場合について,図4の回路でVBE-IE静特性を測定したデータを図5に示します.

[図4] VBE-IE 特性測定回路(2)
VCC =30V,VCE =VCC - IE・RL		 [図5] VBE-IE 特性(2)
2SD388
zu4.gif (2546 バイト) zu5.gif (3286 バイト)

IEが増加すると,VCEがIE・RLだけ減少するため,ROが増大して VBE-IE特性はS字形となります.
このため出力電圧が大振幅になると,ROが増大して制動力が低下するとともに,頭打ち形の第3高調波歪みを発生します.
またRLの値が変わればばVBE-IE特性も変化するため, スピーカーが負荷の場合には,逆起電力等でさらに複雑な歪みの発生が予想されます.

したがってVCEは一定にすべきであり,その手段としてカスコード接続を採用しました.

カスコード接続により出力Trの VCEを5～10Vに固定化すれば,小型でPCmaxは小さくても,ROの低い 2SB753/2SD843を出力段に使うことができます.

カスコード段に,オｰディオ用では最大級のPCmax =200Wの2SB600/2SD555を用いて得られる最大出カは,A級の場合15～20W程度です.

これ以上の出力を得るにはパワーTrの並列接続かAB級動作以外に手段がなさそうです.

IQを減すとRoの増大となるので,総合的に見て15～20Wは最小規模にして最良のバランスが得られる最大出カと云えます.

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パワートランスにタンゴRS-3101 を用いて,モノーラル構成としました.

全回路図を図6に示します.

[図6] 全回路  pdficonarrow.gif (1016 バイト) PDFファイル274kB(PDFの回路図はA4サイズ横1枚に印刷できます)

zu6.gif (80711 バイト)

Q1～Q6はコンプリメンタリープッシュプル2段増幅による電圧増幅部で,Q1,Q2 はゼロバイアス動作により歪みを低減しました.

Q2のgmがQ1よりも高いため Q2のソースにRT1を入れACバラ ンスを取り,RT2で全体のゲインを約10倍に調整し,Q1のIDSSがQ2の RT1を含むIDSSより大きいためRT3 でQ1,Q2のソースをプラスバイアスして DCバランスを取りました.

Q1,Q2はQ3,Q4でカスコード化し,ドレイン損失とゲート漏れ電流を減し,ドリフトを減しました.

電圧増幅部をプッシュプル接続とした最大の理由はQ7によるバイアス回路の電圧変化を出力に出さないためです.

Q8～Q10が電流増幅部で､Q8～Q13 がカスコード段,Q14～Q19が出力段です.

ともに3段ダーリントン構成と,ドライブ段にアイドリング電流を多目に流すことにより,ドライブイ ンピｰダンスを下げて,パワーTrを定電圧ドライブしました.

パワーTrのICBOの影響を減すため,パワーTrのB-E間と並列に抵抗を入れることがありますが, それによって出力抵抗が増大するため,敢えて入れてありません.

出力段TrのVCEがカスコード段によって固定されて一定である限りコレクタ-ベース間の静電容量Cobの充放電は行われないので,高周波域でも ICは増加しませんが,カスコード段はVCEが変化するためCobの充放電をスムーズに行わないとCobにチャージアップされた電圧によって 出力TrのVCEが増加します.

VCEが増加すると出力波形が歪み,ついには発振状態となり,高域での最大出カが制限されるので,VCEの増加開始点を電流増幅段の高域限界と見なせます.

高域限界は,ドライブ段のアイド リング電流を増すことである程度延びます.

この様子をQ8,Q9のエミ ッター間の低抗値を変えて実測し, そのデータを図7に示します.

[図7]電流増幅段の高域限界
zu7.gif (8271 バイト) グラフの水平部分はクリップ直前の出力。

下降部分が出力段トランジスターのVCE上昇直前の出力で、電流増幅部の高域限界を表わす。

　

高域限界以上の信号を入力しないために,電圧増幅部の入力にハイカット･フィルターを入れました.
また出力側から高域 限界以上の信号が注入されても不安定になるため,0.01μF+10Ωによって出力側の高周波でのインピーダンス を下げてあります.

電流増幅部の入力対アース間のス トレー容量が大きいと発振し易くな るため,この部分の配線には注意を要します.

カス コード段のバイアスに2SC1845のB-E間をツェナーダイオードとして使いましたが,ツェナーダイオードのノイズが発振を誘発するために,並列に0.1μFを入れました.

Q10,Q11のコ レクター･アース間の0.1μFは,コレクターの近くに接続しないと発振します.

Q12,Q13のコレクター･アース間にはコンデンサー無用です.
仮にコンデンサーを入れるとそこに電源のリップル電流が流れ込み,ABC回路のIC検出抵抗0.47Ωにリップル成分が重畳し,正確なアイドリング電流の検出ができなくなります.

電源ON,OFF時等の電源電圧の低い期間に電流増幅部が発振するため,その防止にQ16,Q17の,コレクタ ー間に0.1μF+10Ωを入れました.

発振対策上さらに重要な点はTr の選択にあります.
電流増幅部の初段にFETを用いたり,fTの高いTrを試して見ましたが,安定に動作するTrは少なく,現在のラインナップに落ち付きました.

Q20～Q27がABC回路で,IC検出抵抗に0.47Ωと大きな値を用いたため,演算部に多少のドリフトがあっても無視できます.

VREFはQ26の定電流源によって作り,RT6,RT7 (RT6 =RT7)によ り､IQ =1.2Aに調整します.

Q7のバイアス回路は,フォト・カプラｰに使われているフォトTrのコレクター抵抗が高いほどバイアス回路の内部抵抗を低くできます.
TLP521の場合は電流変換効率IC/IFが小さいほどフォトTrのコレクター抵抗が高いようです.
またフォトTrのVCEが低いとコレクター抵抗が低くなるため,Q7のべース側に電圧レベルシフトのLEDを入れてあります.

電源ONの瞬間はVABC = 0Vであるため,Q27にはRT8で設定された電流が流れ,初期バイアス電圧が発生しますが,これが高いと出力段に過大な電流が流れるため,初期バイ アス電圧と定常時のバイアス電圧が等しくなるように,定常時はVABC =0～+0.1VとなるようにRT8を調整します.

電源OFFでは出力段TrのVCEが他より早く低下してICが減少するためVABCが上昇し,この時電源を再びONすると,出力段に過大なICが流れる危険があります.
これを防ぐため, Q26と直列にツェナーダイオードを入れ電流増幅部の電源電圧の低い期間中は,VREFを0VにしてVABCをマイナス電位としています.

D1,D2は保護回路が動作した場合に,Q20～Q25が逆バイアスになるのを防くためのものです.

保護回路は電圧増幅部の安定化電源をカットオフすることにより,電流増幅部の入力がアース電位となリ, 同時にバイアス電圧も無くなり,電流増幅部がカットオフして出力がオープン状態となります.

過電流検出と保護状態のラッチにフォト・カプラを用いたので,保護回路をシンプルにできました.
過電流検出は,PC2,PC3で ABC回路のIC検出抵抗0.47Ωに発生する電圧を監視しています.
PC2,PC3のLEDの電圧が1～1.2Vで保護回路が作動しますから,RT4,RT5でIC =2.4Aで作動するように調整します.

Q36～Q38による出カDC電圧検出回路は,積分回路の抵抗を500kΩから5kΩまで変えても, ±0.7～0.5Vの感度で動作します.

PC4のLEDとフォトTrの直列接続回路で保護状態をラッチします.

PC4のLEDにトリガー電流が流れるとPC4がラッチアップして,PC4に電流が流れ続け同時にQ40,Q41をONして安定化電源の基準電圧を0Vにします.

リセットはPC4のLEDをリセット・スイッチでショー トすることで行います.

LED2,LED3はバイアス電圧を作るためのものですが,通常はLED3が点灯し, 保護状態ではLED3が消えLED2が点灯するので,保護動作のモニターを兼ねたパイロットランプとしてフ ロントパネルに出します.

Q28～Q35が電圧増幅部の安定化電源で,定電流を抵抗に流して基準電圧を作り,これをMOS・FET-Trダーリントン･エミッターフォロワ回路によって出力します.

Q28,Q29のエミッタ・アース間にコンデンサーは不要ですが,コレクタ･アース間の0.1μFは無いと安定化電源が発振します.

Q34,Q35の定電流回路は,Q32, Q33のカスコードTrによりQ34, Q35の耐圧不足を補うと同時に,定電流性を高めました.

出力電圧はRT9,RT10で±45Vに調整します.

電流増幅部の電源は非安定ですが, カスコード段が信号電圧に追従して出カ段に電カ供給するダイナミック 電源と見ることができます.

アースラインの接続は,コモンモ ード･ノイズを減すため図8に示すように,入力側に2芯シールド線を用いて信号伝送路とアースラインを分離しました.
また出力側は,電流増幅部の入力抵抗Riのアース側を, OUT端子コールド側に接続することで,OUT端子コールド側と電源間の配線の影響をなくすことができます.

[図8] アースラインの接続図

zu8.gif (5211 バイト)

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本機に使用した半導体の規格を表1に示します.

[表1]

半導体の規格

1.トランジスタ

品名

構造

メーカー

最大規格

電気的特性

 外形

VCBO

VCEO

IC

PC

ICBO

 HFE

ft

Cob
          VCB   VCE IC       接続
(V) (V) (A) (W) (μA) (V)   (V) (A)

(MHz)

 (pF) No. 1 2 3
2SA671 Si,T HITACHI

-50

-50

-3

25

-100

-20

35～200

 -4 -1

32

200

 3 BCE

2SA872A

Si,E

HITACHI

-120

-120

-0.05

0.3

-0.5

-100

250～800

-12

-0.002

120

1.8

 1 ECB
2SA1015

Si,E

TOSHIBA

 -50 -50 -0.15 0.4 -0.1 -50

70～400

 -6 -0.002

>80

4

 1 ECB

2SB600

Si,T

NEC

-200

-200

-10

200

-50

-200

70

-5

2

14

450

 4 BEC

2SB630

 Si,E NEC

-200

-200

-2

25

-1

-150

 80 -10 -0.5 4 65 3 BCE

2SB648A

Si,E

HITACHI

-180

 -160 -0.05 1 -10 -160 60～200 -5 -0.01 140 4.5 2 ECB

2SB649A

Si,E

HITACHI

-180

-160

-1.5

20

-10

-160

60～200

-5

-0.15

140

27

 2 ECB

2SB753

Si,T

TOSHIBA

-100

-80

-7

40

-5

-100

70～240

-1

-1

10

250

 3 BCE

2SC1775A

Si,E

HITACHI

-180

120

0.05

0.3

0.5

100

400～1200

12

0.002

200

1.6

 1 ECB
2SC1815

Si,E

TOSHIBA

 60 50 0.15 0.4 0.1 60

70～700

 6 0.002 >80 2 1 ECB
2SC1845 Si,E NEC 120 120 0.05 0.5 0.05 120

600

 6 0.001 110 1.6 1 ECB
2SC2336 Si,E NEC 180 180 1.5 25 1 150

120

 5 0.15 95 30 3 BCE

2SD555

Si,T

NEC

250

250

10

200

50

200

70

5

2

15

300

 4 BEC
2SD668A

Si,E

HITACHI

 180 160 0.05 1 10 160

60～200

 5 0.01 140 3.5 2 ECB

2SD669A

Si,E

HITACHI

180

160

1.5

20

  10

160

60～200

5

0.15

140

14

 2 ECB

2SD843

Si,T

TOSHIBA

100

80

7

40

5

100

70～240

1

1

10

250

 3 BCE

2.J-FET

品名 構造 メーカー 最大規格 電気的特性 外形
VGDS IG PD IGSS IDSS VDS VGS(OFF) gm Cis Crs
         VGS               接続
(V) (mA) (mW) (nA) (V) (mA) (V) (V)   (pF) (pF) No. 1 2 3

2SJ44

J

NEC

40

-10

400

1

20

-1～-18

-10

0.2～1.5

7(MIN)

50

10

 1 DGS

2SK163

J

NEC

-50

10

400

-1

-20

1～18

10

-0.2～-1.2

7(MIN)

13

3.2

 1 DGS

2SK30ATM

J

TOSHIBA

-50

10

100

-1

-30

0.3～6.5

10

-0.4～-5

1.5(MIN)

8.2

2.6

 1 SGD

3.MOS-FET

品名 構造 メーカー 最大規格 電気的特性 外形
VDSS ID PCH VGS(OFF) gm Cis Crs
      VDS ID   VDS ID       接続
(V) (A) (W) (V) (V) (mA) (mS) (V) (mA) (pF) (pF) No. 1 2 3
2SJ76 MOS HITACHI -140 -0.5 30 -0.2～-1.5 -10 -10 20(MIN) -20 -10 120 4.8 3 GSD
2SK213 MOS HITACHI 140 0.5 30 0.2～1.5 10 10 20(MIN) 20 10 90 2.2 3 GSD

4.フォト･カプラー

品名 メーカー 最大規格 電気的特性 外形
If VCE Ptot Viso Vf max Ic/If VCE(ON) tr/tf
          If     If Ic  
(mA) (V) (mW) (Vrms) (V) (mA) (%) (V) (mA) (mA) (μs)

TLP521-1

TOSHIBA

70

55

250

2500

1.3

10

50～600

0.4

8

2.4

2/3

 5

pin.gif (14929 バイト)

Q1,Q2は入手したものがIDSS =4.5～5mAでしたので,電圧増幅部 をそれに合せて設計してあります.

Q1,Q2はペア選別しましたがRT1, RT3でgmとIDSSのわずかなズレは補整できます.

Q8,Q9はVCBO=80V以上のものを選別する必要があります.

zd.gif (1385 バイト)ツェナーダイオードとして使った 2SC1845のツェナー電圧は8.8Vで ,これは右図のように9Vのローノイズタイプのツェナーダイオードで置き換え可能です.

Q12,Q13は入手の都合で新タイプを使いましたが,ROの低い旧タイ プの方が音が良いと思います.

TLP521は,PC1がYランクで IC/IFの小さいものを,PC2,PC3 はYランクでIC/IF,の等しいものを,PC4はIC/IFの大きいBLラ ンクを使用しました.

LED2は高輝度タイプの赤色を,LED3は同じく緑色を,その他のLEDは透明赤色小型のものです.

Q26,Q34,Q35のRSは,2SK30AのIDが0.34mAとなるように調整します.
2SK30AのID =0.34mAは温度係数がほぼ0となるQポイントです.

各RTは初めVRによって調整して, 同じ値の固定抵抗に置き換えます.

0.47Ωは福島双葉の2Wプレート抵抗MCP78です.
回路図中に※ 印のあるものはノイズの少ない金属皮膜抵抗の1/4W型,指定のないものはカーボン皮膜1/4W型,1/2W型以上の抵抗は酸化金属皮膜です.

コンデンサーは100pFがディップマイカ,電源ブロックコンデンサーはナショ ナルのラグ端子タイプ,その他はシーメンスのMKHを使いました｡
特に高周波バ イパスが目的の部分では,配線をできるだけ短かくしなければならず,型状の大きいコンデンサーは不向きです.

放熱器はQ12,Q13をTF1314A-2に,Q18,Q15をTF1310A-2に取り付けました.
絶縁シートにデンカ放熱シートを用いましたが,マイカ板と誘電率が異なるためか,マイカ板を使用した場合は,Q16,Q17のコレクター間のC､Rを変更しないと発振します.

Q10,Q11はケースヘ放熱を行い, Q16,Q17,Q28,Q29には6c㎡程度のアルミアングルを切った小さい放熱板を取り付けました.

ケースは自作によるもので,放熱器,パワートランスを構造体の一部 としてアルミアングルでフレームを作り,前後にアルミパネルを付けた簡単なものです.

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基板は穴開きプリント基板を使用しました.

Q1-Q2, Q5-Q6, Q20-Q21, Q22-Q23を熱結合しました.

PCはバイアス回路の方に配置して,LED側の配線を引き回すようにします.

アースの配線は,回路図中のE01～ E05を電源ブロックコンデンサーの所でまとめて一点アースし,そこからケースに接続してあります.
出力の10Ω +0.01μFは発振対策上,放熱器のTF1310A-2にアース側を接続してあります.

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図9に周波数特性を示します.

[図9] 周波数特性

zu9.gif (11066 バイト)

入力のハイカットフィルタが無い場合は500kHzで -0.8dBと広帯域です.

同図のダンピングファクター特性はON-OFF法によりRL =8Ω,VO =30VP-Pで測定したデータで,500kHz までD.F =200 (RO =0.04Ω)をフラ ットに保ってます.
ただしこのデ ータは,Q18,Q19のエミッターから2～3cmの所で出力電圧の測定を行なったもので,数10cmでも配線を介して負荷側で測定した場合には,配線インピーダンスのために高域の D.F はかなり低下します.

写真1にLPFF有りの方形波波形を示します.

[写真1] 10kHz方形波波形
p1.jpg (15214 バイト) 上 ：入力電圧 1.5VP-P

下 : 出力電圧 15VP-P

図10に歪み率特性を,写真2に1kHz,Po =6.25Wの時の歪み波形を示します.

[図10] 歪み率特性

zu10.gif (10662 バイト)

[写真2] 歪み波形
p2.jpg (11371 バイト) 出力 : 1kHz 20VP-P
(RL=8Ω,PO=6.25W)

THD : 0.014%

RT1の調整で,第2高調波は打ち消されるため,歪みの主成分は頭打ち形の第3高調波です.
歪みの主な発生原因は,Q1,Q2のプッシュプル特性がS字カーブであるためで,ゼロバイアス動作によって直線範囲を広くしても,まだこれだけ歪みを発生します.
ただしこの歪みは入力電圧が小さ いほど減少するので,1W以下では残留ノイズに埋もれてしまいます.
歪み率特性の周波数による差はほとんど無く,負荷の有無でもほとんど変りません.

図11にアイドリング電流出カのDC電圧,Q13のケース温度について,電源ON後50分間の推移を示します.

[図11] 時間経過特性

zu11.gif (7531 バイト)


アイドリング電流は完全に一定であり,出力のDC電圧は12分で,パワーTrの温度上昇は30分で,れぞれ安定値に到達しました.

写真3に電源ON,写真4に電源 OFFの時のショックノイズ波形を示します.

[写真3] 電源ON時ショックノイズ波形
p3.jpg (13131 バイト) 垂直目盛 : 0.2V

水平目盛 : 10m秒
[写真4] 電源 OFFの時ショックノイズ波形
p44.jpg (13575 バイト) 垂直目盛 : 0.2V

水平目盛 : 0.2秒

画面の左端が電源ONあるいはOFFの時点です.
ノイズの大きさは0.5Vピーク･ツー･ピーク以下と小さく,電源ONの時だけスピーカーから僅かに音が出る程度です.

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本機の最大の特徴はREを取り除いたことにあります.
しかし,そのための実験をする中でREの有要性を改めて認識したしだいです.
熱暴走の防止,並列接続でのICのバランス,VBE-IE特性の直線性の改善,定電圧ドライブを容易にし,gmを下げて発振を防止する等にREの効果は絶大です.
REが有ることでアンプが作り易くなり,再現段を主旨とする失敗の少ない製作には有効です.

しかしながらREは,Trの能力を抑制し,スピーカーとアンプ間の結合を弱め,アンプの送り出す音のエネルギーをロスし,出カインビーダンスを高めますから,REが無い方が音質上は好ましい筈で,事実, 本機の音は極めてナチュラルです.

より良い動作点を求める楽しみや,素性の優れた素子を見つける楽しみは,それらがよりストレートに反映される本方式によって倍化します.

本機をコピーされる方は,先ずバラックセットで十分に動作を確認してから実用機の製作をされることをお勘めします.

今後の方向として,パワーとクォ リティーのアップを図り,一方実用面では,スピーカーとアンプ間の距離を短縮するため,トゥイーターをアンプに取り付けたり,エンクロージャー内にアンプを組み付けることを考えています.

Copyright © 1997 Shinichi Kamijo. All rights reserved.
最終更新日: 2000/04/23 11:33:14 +0900

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