SITを飛ばしたショックはなかなか癒えませんが、いつまでぐずぐずしていても仕方ないので、ちゃんとした保護回路を考えることからでも始めようかと思います。

パワーアンプの保護回路は、アンプ自身のを保護と、アンプにつながれている側の保護との2つに分けることができます。
出力トランスを使用しているので、直流成分が出力される可能性はなく、それによるスピーカの保護を考える必要がないのは強みです。
アンプ自身の保護という点から、直流成分の入力があるとプッシュプルのDCバランスが崩れてSITのドレイン電流が増えドレイン損失が増大し熱破壊するため入力で直流成分を阻止する必要がありそうですが、一応DCバランスサーボを備えているので多少の直流成分の入力に対してはDCバランスが保たれます。
入力に帯域フィルターを入れることは容易ですが、それによって失われる音の鮮度は取り戻せないと考えると、ダイレクトな回路をできる限り堅持したいところです。
取りあえずは入力信号を事前に制限することはしないで、SITの電流が過大になってから保護動作に入る方式で考えます。

SITが壊れる要素は過大ドレイン電流とチャネルの過熱、そして過大ドレイン電圧、過大ゲート電圧、過大ゲート電流、機械的な過大応力とか、放射線、電場、磁場などによる高エネルギー被爆、化学的な腐食などが上げられます。
始めの2つ以外は、適切な回路設計とアンプの設置場所を選べば回避できることです。

ドレイン電流とチャネル温度の限界はSOA（安全動作領域）のデータがあればそれに従うところですが、あいにくそのような気の利いたデータがSITにはないので、他のデータから類推して山勘でやるしかないようです。

初めの取掛かりに既存の保護回路を参考にさせてもらいます。

下図はMJ‘02/4掲載、金田明彦DCアンプシリーズNo.167の出力段の電流制限動作に必要な部分を抜粋して描いたものです。

この回路は出力段MOS-FET Q2のソース電流をRsで電圧に変換して検出し、制限電流を適当な値に設定するため、それをR1とR2で分圧し、そこにR3でドレイン・ソース間電圧に比例した電圧を加算して、電流制用トランジスタQ1のベースに与えてえています。Q1のコレクタ側は電流源でインピーダンスが高いため、Q1のベース電圧がQ1が能動状態になる電圧VT(常温で約0.6V)に上昇すると 、Q1はQ2のソース電流を一定に制御する定電流動作状態となります。
この回路は ドレイン・ソース間電圧に対応し、電圧が高い場合には少ないソース電流で電流制限されるように工夫されているので、電圧が高い状態で電流制限が作用してもドレイン損失が小さく抑えられることが特長です。
VT=0.6Vでドレイン電圧VDに対するドレイン電流IDとドレイン損失PDを計算して見ると下図のようになります。

この回路はプッシュプルで使われているためVDは電源電圧VDDの2倍まで振れます。IDは信号電圧に関係なく 、Q1の作用によって48V以上でカットオフします。B級動作ですから半分のサイクルでは信号電圧が無くなりカットオフして当然ではあります。ゲート側の容量に蓄積された電圧が残っているとQ1によって強制的に放電されるので高速動作に適 しています。しかし出力側から逆に電圧が加わった場合には、その電圧を吸収することができないという弱点を併せ持っています。

図を見て解るとおりVDによってPDに大きな違いがあります。
VDが14Ｖから36Vの間では2SK2554の最大ドレイン損失をオーバーしていますが、下図の安全動作領域が示すように短時間であれば許容できるので、別の保護回路を併用して電源を素早くシャットオフするなど2段構えの 保護対策を必要とします。
実際の所、出力をショートするとID=5.7A　PD=180Wとなるので、10A電源ヒューズより 先に2SK2554の方が飛ぶ可能性大です。
またこの安全動作領域は2SK2554の温度が25℃の場合であって、温度がこれより高い場合には安全動作領域が狭くなります。

この方式を改良するとしたら、電流制限状態のPDがVDに対して一定であるようにするため、VDに対するIDの変化を2次曲線にする必要があります。
また温度に対応した安全動作領域を超えないようにIDを変えなければなりません。
更に、時間に応じた許容量の制御も必要です。

下図はVDに対するIDの 変化を近似的な2次曲線にするため、ダイオードD2,D3の順方向電圧特性を利用して実験した回路です。
VDの範囲は私のSITアンプの動作を前提にしてあります。
大切なSITをこの実験に使用して壊しては元も子もないし、別にSITでやらなくても実験結果をSITに応用できるため、代わりにMOS-FETを使いました。
制限電流は電流検出抵抗にシャント抵抗を追加すれば任意に設定できるので、実験では常時流しても安全な値にしてあります。
D1はソース電流の最大値を制限するためのものです。

上の実験回路でVDを0Vから360Vまで変化させて、Q2のソース電流ISを測定し、ISとVDからドレイン損失PDを算出して下のグラフを作成しました。

VR 5kΩを調整することで、ほぼPD一定にできることが確かめられました。
Ｒ2を大きくするとISのカーブが右上へ平行移動しますから、VRと並列に適当なサーミスタを入れれば、温度に対してもISを適正に制御できるかも知れません。
Q1のベース・エミッタ間に適当なCRの直列回路を入れることで、短時間の大きなISを許容できるようになります。

下図はSITアンプへの応用を想定した回路です。

保護動作に入った時、定電流制限では発熱に対する保護が万全でないと安心できないので、Q1のコレクタ電流は電源をシャットダウンする回路のトリガにします。
SITの温度を検出し、温度に対してISを適正に制御するためのサーミスタを入れることは今後考えます。
負荷が出力トランスであるため、高い周波数で負荷が掛からなくなることは無く、低い周波数で過大電流の発生が想定されるため、短時間の大きなISを許容することは実質無意味と考えられるので、そのための方策も不要と判断しました。